采用0.18&

　　随着传统电信业务和互联网业务的迅猛发展，它们对网络带宽提出了越来越高的要求，由此导致了高速串行接口的出现。目前国内关于2.5Gb/s超高速串行收发器CMOS芯片及IP核研究开发尚处于起步阶段。设计开发具有自主知识产权的高性能串行收发器芯片及IP核，打破国外对高端由器、交换器芯片的垄断，不仅能够直接大幅度降低通信、网络设备成本，产生显著的经济效益，还能带来巨大的社会效益。本文所设计的复用器，应用在2.5Gb/s收发器系统中，该收发器的系统框图如图1所示。

　　众所周知在高速的数据传输系统中，收发器对于实现整个系统的功能起着至关重要的作用。而在收发器系统中，复用器是工作在最高速度的电单元之一，因此复用器电设计的好坏直接影响整个系统的性能。本文所设计的复用器，采用SMIC0.18?mCMOS工艺实现。

　　2电结构及其设计

　　fast路由器设置本文设计的16:1复用器是将发送数据选择模块输出的16位156.25Mb/s并行数据转换为2.5Gb/s串行数据输出，其实现框图如图2所示，该电主要由1个1复用器电和1个采用树形结构（包括3个2:1复用器）实现的4:1的复用器电构成。其中1复用器用数字电实现，4:1复用器电用模拟电实现。该电接收从PLL送出的2.5GHz、1.25GHz和625MHz差分时钟，为1复用器和2:1复用器电提供所需要的时钟。16位并行输入数据经过1复用器后输出4位并行数据送入4:1复用器,经4:1复用器后，数据变换成1比特宽度的串行数据流，发送顺序最低位在前，即TXD_P[0]最先出现在TXD_S上,TXD_P[15]最后发出。由于本电是数模混合信号设计，仿真时需要给数字电和模拟电分别加激励，对于4:1复用器电，输入采用互补的方波电压源，峰峰值为0.4V。对于1复用器电，通过用Verilog语言描述的方式加激励。由于两个模块分别用数字电和模拟电实现，因此在两个模块的连接处要进行电平的转换。VirtuosoAMSSimulator中将接口模型划分为A2D型和D2A型两类。本设计是由数字电送信号给模拟电，因此要用到D2A接口模型，该模型主要有4个参数:d2a_tf,d2a_tr,d2a_vh和d2a_vl。其中d2a_tf和d2a_tr分别表示接口模型的输出从当前值上升到d2a_vh所需要的时间和下降到d2a_vl所需要的时间；d2a_vh和d2a_vl分别表示对应数字电中的逻辑“1”和“0”而转换成的最终电压值。本设计的设置如下:d2a_tf=20ps,d2a_tr=20ps，d2a_vh=1.8V，d2a_vl=1.4V。

　　图216:1复用器实现框图

　　2.2单元电设计

　　1复用器电由4个4:1复用器模块和一个赋值语句模块构成，本电均采用Verilog语言来描述。4个4:1复用器的作用是将16156.25M数据TXD_P[15:0]复用为4625M数据，这里我们用移位寄存器实现4:1复用器。首先将16位并行数据，分为四个4位并行数据，然后将4位并行数据送入4:1复用器，数据经过4位移位寄存器后的输出如图3所示。由于后级的模拟电需要差分输入，因此本模块输出均为互补输出。

　　4:1复用器电的Verilog实现的关键代码如下：

　　图31复用器实现时序图

　　4:1复用器采用树形结构实现，其实现如图2所示，它主要由三个2:1的高速复用器和一个主从D触发器（MSDEF）构成。2:1复用器由一个主从D触发器（由两个锁存器级连构成），一个主从主D触发器（由三个锁存器级连构成）和一个2:1数据选择器构成。

　　本文所设计的锁存器和2:1数据选择器均采用CML(电流模式逻辑)逻辑实现，其基本结构如图4(a)所示，按其功能可分为下拉逻辑网络、尾电流源和上拉电阻三个部分。它可以在电压摆幅较小的情况下正常工作。由于尾电流源的存在，CML电的功耗近似为恒定值P=vddI，其中vdd是

　　电源电压，I为直流尾电流。众所周知，传统CMOS电的功耗为P=CL`fvdd2，其中f是电的电容。因此，在高速率的条件下，CML电的功耗比与其相似的CMOS电的功耗要小得多。此外，降低CML电的电压摆幅，还可以减小整个电的延时，从而提高电的工作速度。

　　图4锁存器及2:1数据选择器电图

　　3仿真结果

　　4结论

　　随着CMOS工艺的发展，采用CMOS工艺已经可以设计出高性能、

　　电源电压为1.8V，工作温度范围为0－70。C时，工作速率可达到2.5Gb/s，功耗约为6mW。

　　本文作者创新观点：本文将16:1复用器电进行了模块化分解，采用数模混合的设计技术分别用Verilog语言描述的方式和CML电逻辑设计了1复用器电和4:1复用器电，并采用混合信号仿真的验证方式对所设计的16:1复用器进行了验证。用该种方法大大缩短设计和验证所需要的时间。